Дисциплина · SFT6330
Язык проектирования схем - Verilog
Сведения о дисциплине
- Код дисциплины
- SFT6330
- Кредиты (ECTS)
- 6
- Л + СПЗ + ЛЗ
- 30 + 30 + 0
- Курс / семестр
- 3 курс / 6 семестр
- Уровень обучения
- Бакалавриат
- Компонент
- Компонент по выбору (КВ)
- Цикл
- ПД
- Форма итогового контроля
- Экзамен
- Образовательная программа
- 6B06106 Вычислительная техника и программное обеспечение
- Учебный план
- Вычислительная техника и программное обеспечение (2024-2028)
Краткое описание дисциплины
Курс по языку проектирования схем Verilog включает в себя изучение основных концепций и синтаксиса языка, а также его применение для моделирования и проектирования цифровых схем. В ходе курса студенты изучают следующие темы:
1. Введение в Verilog: история, основные концепции, структура модулей.
2. Синтаксис Verilog: описание модулей, портов, переменных, операторов и выражений.
3. Моделирование цифровых схем: создание комбинационных и последовательных логических схем.
4. Тестирование и отладка: использование симуляторов для проверки правильности работы схем.
5. Синтез Verilog: преобразование Verilog-кода в физические элементы на кристалле.
6. Проектирование схем на FPGA: использование Verilog для программирования программируемых логических устройств.
Распределение учебной нагрузки
| Вид работы | Часов в неделю | Недель | Всего часов за семестр |
|---|---|---|---|
| Лекции (Л) | 2 | 15 | 30 |
| Семинарские и практические занятия (СПЗ) | 2 | 15 | 30 |
| Самостоятельная работа под руководством преподавателя (СРСП) | 1 | 15 | 15 |
| Самостоятельная работа студента (СРС) | 7 | 15 | 105 |
| Итого | 180 |
1 кредит = 30 академических часов; семестр — 15 недель.
Источник данных — Платонус, рабочий учебный план 2026–2027 учебного года.
← Учебный план программы