Пән · SFT6330
Схеманы жобалау тілі – Verilog
Пән туралы мәліметтер
- Пән коды
- SFT6330
- Кредиттер (ECTS)
- 6
- Д + ПСС + ЗС
- 30 + 30 + 0
- Курс / семестр
- 3 курс / 6 семестр
- Оқу деңгейі
- Бакалавриат
- Компонент
- Таңдау компоненті (ТК)
- Цикл
- БеП
- Қорытынды бақылау нысаны
- Емтихан
- Білім беру бағдарламасы
- 6B06106 Есептеу техникасы және бағдарламалық қамтамасыз ету
- Оқу жоспары
- Вычислительная техника и программное обеспечение (2024-2028)
Пәннің қысқаша сипаттамасы
Схеманы жобалау тілі – Verilog курсы тілдің негізгі ұғымдары мен синтаксисін және оны цифрлық схемаларды модельдеу мен жобалауға қолдануды қамтиды. Курс барысында студенттер келесі тақырыптарды оқиды:
1. Verilog бағдарламасына кіріспе: тарих, негізгі түсініктер, модуль құрылымы.
2. Verilog синтаксисі: модульдердің, порттардың, айнымалылардың, операторлардың және өрнектердің сипаттамасы.
3. Цифрлық схемаларды модельдеу: комбинациялық және тізбекті логикалық схемаларды құру.
4. Тестілеу және жөндеу: схемалардың дұрыс жұмыс істеп тұрғанын тексеру үшін симуляторларды пайдалану.
5. Verilog синтезі: Verilog кодын чиптегі физикалық элементтерге түрлендіру.
6. FPGA схемасының дизайны: Бағдарламаланатын логикалық құрылғыларды бағдарламалау үшін Verilog пайдалану.
Оқу жүктемесінің бөлінуі
| Жұмыс түрі | Аптасына сағат | Апта | Семестрдегі барлық сағат |
|---|---|---|---|
| Дәрістер (Д) | 2 | 15 | 30 |
| Практикалық және семинар сабақтары (ПСС) | 2 | 15 | 30 |
| Оқытушының басшылығымен студенттің өзіндік жұмысы (ОСӨЖ) | 1 | 15 | 15 |
| Студенттің өзіндік жұмысы (СӨЖ) | 7 | 15 | 105 |
| Барлығы | 180 |
1 кредит = 30 академиялық сағат; семестр — 15 апта.
Дерек көзі — Платонус, 2026–2027 оқу жылының жұмыс оқу жоспары.
← Бағдарламаның оқу жоспары